Litar aritmetik reja (bermodul) penambah CLA / Wan Nurul Rukiah Wan Rasdi

• Main Author: Wan Nurul Rukiah, Wan Rasdi
• Format: Thesis
• Published: 2003
• Subjects: QA75 Electronic computers. Computer science; QA76 Computer software
• Online Access: http://studentsrepo.um.edu.my/11365/1/wan_nurul.pdf; http://studentsrepo.um.edu.my/11365/

Laporan projek latihan ilmiah dua ini adalah lanjutan daripada proposal yang telah dicadangkan dan diluluskan pada latihan ilmiah satu. Laporan ini menerangkan berkenaan dengan pembangunan penambah CLA (carry lookahead achler) telah dilaksanakan sepanjang semester dua sesi 2002/2003 ini. Penambah CLA telah dibangunkan menggunakan perisian PeakFPGA Designer Suite. Penambah yang dihasilkan akan berfungsi untuk melaksanakan operasi penambahan. Proses rekabentuk bermula dengan membuat pengekodan bagi penambah setelah coding bagi penambah berjaya dilaksanakan, perlaksanaan testbench pula dilakukan. Testbench yang telah selesai dilaksanakan kemudiannya dikompilasikan (compiling) dan kemudian dihubungkan (linking). Setelah semua perkara yang di sebutkan sebelum ini selesai dilakukan, proses simulasi telah dilakukan. Penghasilan penambah ini kemudianya digabungkan dengnn modul multiplier dan converter yang dilakukan oleh dua ahli yang lain. Penggabungan ketiga-tiga modul ini membentuk litar aritmetik reja. Ia membuktikan bahawa kelajuan operasi artimetik modul-modul reja dipertingkatkan dengnn menghadknn perambatan bawaan (carry propagation). Litar penambah yang dihasilkan akan melibatkan dua vektor masukan iaitu a dan b, dan satu vektor keluaran, iaitu s. Standard logik yang akan digunakan ialah ieee.std logic 1164.ALL dan ieee.std logic arith.ALL. Laporan ini juga mengandungi penerangan berkaitan dengan kekangan-kekangan yang dijangkakan akan dihadapi, kajian literasi dan rekabentuk litar.